當半鑲嵌製程與像是釕（Ru）等可圖形化金屬並用時，預計會在RC延遲、面積、成本和功率效率方面帶來高效益，提供了一條微縮內連導線的發展道路。

本文回顧這個概念的價值主張、總結最頂尖的釕（Ru）半鑲嵌技術之挑戰和潛在解決方案，並呼籲產學界合作排除導入業界的發展障礙。

未來內連的半鑲嵌潛能

1997年，把銅雙鑲嵌（Cu dual-damascene）整合方案導入邏輯和記憶體晶片的後段製程，劃下了半導體歷史的轉折點。晶片製造商不再使用鋁材減法金屬化（subtractive metallization），而是改用例如鍍銅和化學機械研磨（CMP）的溼式製程。當時為了處理鋁基內連導線的RC延遲增加（電阻—電容的乘積變大的結果），這場激進的轉變有其必要。銅雙鑲嵌製程具備成本效益，還能用於後段製程的多層堆疊，過去的目標是實現接下來多個邏輯和記憶體技術世代。

但是從幾年前開始，後段製程最關鍵元件層的導線間距將會降到20奈米以下。微縮到這個程度時，銅雙鑲嵌會喪失發展動能。因為持續縮小的導線尺寸會越來越接近銅電子的平均自由路徑，RC延遲也會明顯增加。此外，銅金屬化需要一層阻障層、一層襯墊層和一層覆蓋層，才能確保可靠度良好和避免銅材向外擴散到介電材料。但這些附加的元件層開始耗用大部分的可用導線總寬度，這意味著金屬內連導線不能充分利用寶貴的導電區域。這些問題迫使晶片產業去研究能在緊密金屬間距提供更好品質因子（FOM）的金屬化替代方案。

imec在2017年首次申請一項專利之後，2020年向半導體界發表了一個全新的金屬化概念，並將其命名為「半鑲嵌（semi-damascene）」。半鑲嵌整合就像是鋁基金屬化，開始都是對第一層局部內連金屬層進行直接圖形化（或減法金屬化），所以需要可圖形化的金屬材料，例如鎢（W）、鉬（Mo）、釕（Ru）等。接著，連接下一層導線層的通孔採用單鑲嵌製程來完成圖形化，即在介電層蝕刻出的一個孔洞先由金屬填充，然後完成過度填充（overfill）—表示金屬會持續沉積，直到一層金屬層形成於介電層之上。這層金屬層隨後進行曝光及蝕刻，以形成第二導線層，包含垂直於第一導線層的導線。
半鑲嵌製程的價值主張前途有望。可以將其視為有潛力擴展到多個元件層的雙層金屬化模組—這為其帶來成本效益。減法蝕刻能讓金屬導線的深寬比（AR）高於傳統的銅導線，進而改良電阻。至於介電層，採用半鑲嵌製程的金屬導線還可能與氣隙（airgap）結合，而非進行低介電材料的間隙填充。氣隙具備更低的介電常數，使得元件層內的電容較小。半鑲嵌製程除了RC方面的效率更高，還不必使用金屬化學機械研磨（CMP），進而簡化製程，最終提升導線高度控制能力。使用耐火金屬也有好處。運用這些金屬可能無需阻障層，所以通孔和導線的電阻較低。這些金屬還能防止電遷移，整體來說，在較小的尺寸下，電阻比銅材還低。

業界迴響：前景可期但屬破壞性的技術

自從imec推出半鑲嵌整合的概念以來，多家機構已著手研究類似的新方案，而且至今持續透過模擬和實驗取得了穩定的進展。目前這套方案的第一個步驟，亦即對第一金屬層進行蝕刻，已經成功由多間機構在會議上展示和報導。實驗持續顯明，在第一局部導線層把經過蝕刻的釕（Ru）用來取代銅（Cu）已經能提供所亟需的效益，甚至是在導線深寬比約為2這樣不算高的情況下。在接續的幾個世代，深寬比可能增加到3:1或6:1，然後整合到多個局部金屬層。研發證據越來越多，在在顯示半鑲嵌製程確實是提供內連微縮發展的可靠選擇。

同時還有一些疑慮。業界正在考慮啟動第一代半鑲嵌製程的研發作業，也就是實際生產前的階段。如同任何的新技術，業界不會一蹴而就。半鑲嵌整合製程顛覆了傳統的後段製程技術。不僅需要新型工具和材料，或許還要一些在研究階段仍未探討的缺陷機制。只有在這項技術具備多個技術世代的發展潛力時，才有可能吸引這些投資。雖然處理單層金屬層的第一步驟已充分刊載於文獻，但製造雙層甚至是多層的整合方案（半鑲嵌製程能完全發揮性能和效益的所在）仍然較少談及。這也是為什麼imec會鼓勵研發界開始討論、協助填補剩餘「間隙」，以及在內連技術會議上分享有關多層元件層整合方案的見解。

imec內連技術發展藍圖：推行五代半鑲嵌製程

imec提議要逐步引進後面幾個半鑲嵌技術世代。第一代半鑲嵌製程預計會導入imec的A10或A7邏輯技術節點，最關鍵的內連金屬間距在這階段會越來越接近18奈米。這時，環繞閘極（GAA）奈米片整合製程估計會成為主流，而互補式場效電晶體（CFET）還未準備就緒。因此，導入半鑲嵌製程將會成為晶片製造商必須面對的唯一主要挑戰。

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